Почему нет три состояния в состоянии T2 этого машинного цикла?

Очевидно, что не может быть "tristate" в AD[7:0] во время T2 или T3, потому что ЦП должен использовать эти линии для управления данными, которые должны быть записаны в память. Данные должны быть действительными в течение продолжительности импульса WR и немного дольше.

В сноске говорится о том, что, хотя во время T2 происходит переход между значениями адреса младшего разряда и значениями данных, шина никогда фактически не «не управляется».

Более подробная временная диаграмма покажет определенное время удержания битов адреса, следующих за ALE. Это также покажет определенное время установки битов данных по отношению к WR-. Между ними значения шины являются «неопределенными», но не имеют высокого импеданса. На диаграмме эта разница обозначена сплошной линией перед и пунктирной линией после битов DATA в AD[7:0].

На самом деле есть тонкая причина, по которой они сочли необходимым добавить сноску. Иногда разработчик системы полагался на тот факт, что емкость шины эффективно увеличивает время удержания, когда драйвер шины отключается (три состояния). В этом случае они прямо заявляют, что это неверно во время этого типа цикла.

Я думаю, что в конце состояния Т1 процессор убирает младший адрес и сразу помещает данные на шину.

Я подозреваю, что временная диаграмма немного неверна, и слова - это попытка исправить это, не платя художнику-графику.

Сравните эту временную диаграмму 8085:

Обратите внимание, что адрес младшего разряда сохраняется после переднего фронта тактового сигнала, поэтому имеется много времени для настройки и немного времени удержания, чтобы зафиксировать адрес младшего разряда до появления данных.

В любом случае, линия посередине между высоким и низким уровнем должна указывать на то, что данные недействительны, а не на то, что шина тристатирована, но практического значения это не имеет.