Проблема отображения VHDL на макетной плате

Проблема в утверждениях:

if(rising_edge(Set_Button) and Set_Button = '1')
.
.
if(rising_edge(Enable_Button) and Enable_Button = '1')

Когда вы синтезируете этот код, синтезатор распознает эти два сигнала как часы в вашем проекте. Это также входные порты в вашем модуле. Если эти сигналы действительно были тактовыми входами в вашем проекте (что я не думаю, что вы намеревались это сделать), вы должны сопоставить их с тактовыми выводами в FPGA. В противном случае синтезатор не сможет использовать выделенную тактовую маршрутизацию от соответствующих IO через BUFG к синхронизируемым ими триггерам. Отсюда и сообщения об ошибках.

Ну, в любом случае, я не думаю, что вы собирались использовать их как часы, так что это то, что вы могли бы искать вместо этого -

if rising_edge(clk) then

   if Enable_button = '1' then 
      ..
   end if

   if Set_button = '1' then
      ...
   end if   

end if

Ваш дизайн как таковой вообще не синхронизирован.

Это будет сложно синтезировать, так как регистры в логических блоках имеют тактовый сигнал и вход разрешения, и предполагается, что FF переключается по переднему фронту тактового сигнала, пока установлено разрешение.

Вместо этого вы принимаете данные по переднему фронту разрешающего сигнала, который должен быть синтезирован путем шунтирования «разрешающего» сигнала на тактовый вход FF. Так как маршрутизация часов является отдельной (поскольку часы имеют большое разветвление и строгие требования к времени), обычно для этого нет хорошего механизма.

Сообщение об ошибке, которое вы получаете, жалуется на то, что вы направляете входной контакт, который не поддерживает синхронизацию, к сети часов, что приводит к очень запутанной маршрутизации, поскольку единственное место для их подключения находится на другой стороне чипа.

Ограничение, которое он предлагает, поясняет, что вы не просите, чтобы этот сигнал вводился в сеть распределения часов, что ослабило бы здесь проблему маршрутизации, но ограничило бы разветвление сигнала.

Ограничение также, вероятно, генерирует ожидаемую маршрутизацию, при которой часы привязаны к высокому уровню, а разрешение перенаправляется на FF, но без ограничений по времени для разрешения, поскольку ограничения отслеживаются внутренними часами, которых у вас нет.

Проблема должна исчезнуть, если вы действительно сделаете этот дизайн синхронизированным.

В сообщении говорится, что один из выводов используется в качестве часов, но на самом деле этот вывод не подходит для использования в качестве часов. Я бы сначала избавился от лишних "и Set_Button = '1')" и "и Enable_Button = '1')". Вам нужна только часть «rising_edge».

Вы также должны разделить процесс на два процесса и сделать каждый из них чувствительным к своим часам.

Если вы все еще получаете сообщение об ошибке, можете ли вы выбрать разные контакты для «Set_Button» и «Enable_Button»?

Просто предоставив обновление для этого вопроса. По общему совету я изменил свой VHDL, чтобы синхронизировать дизайн, и проблема решена. Это позволило синтезатору использовать контакты, поддерживающие синхронизацию, для часов, а другие контакты — для установки и включения ввода.

Однако это вызвало у меня больше проблем во всем моем дизайне, поскольку у меня есть такая же проблема в другом коде VHDL. Спасибо всем за помощь. Я принял ответ, однако ответ каждого был очень полезен и очень ценен!

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use work.Architecture_size.ALL;

entity RAM_Block is
 Port ( Clock : in std_logic;
        RAM_Address : in std_logic_vector (Data_width-1 downto 0); 
        Data_in  : in std_logic_vector (Data_width-1 downto 0);
        Set : in std_logic;
        Enable : in std_logic;
        Data_out : out std_logic_vector (Data_width-1 downto 0);
        RAM_Address_LED : out std_logic_vector (Data_width-1 downto 0);
        Data_in_LED : out std_logic_vector (Data_width-1 downto 0));
end RAM_Block;

architecture Behavioral of RAM_Block is

component Enabler_Block is
 Port ( A : in std_logic_vector(Data_width-1 downto 0);
        Enable : in std_logic;
        Q : out std_logic_vector(Data_width-1 downto 0));
end component;

type ram_type is array (0 to 3) of std_logic_vector (Data_width-1 downto 0);
signal RAM : ram_type := (others => "0000");
signal RAM_output : std_logic_vector (Data_width-1 downto 0);
signal RAM_Address_int : integer;


begin

Data_in_LED <= Data_in; 

RAM_Address_LED <= RAM_Address;

Enabler_Block_instance : Enabler_Block port map (A => RAM_output , Enable => Enable , Q => Data_out);

RAM_Address_int <= conv_integer(unsigned(RAM_Address)); 

   Process (Clock)

    begin

     if(rising_edge(Clock)) then
     
       if(Set = '1') then
        RAM(RAM_Address_int) <= Data_in;
        
       end if;
       
     end if;
     
    end process;
    
    Process (Clock)

     begin

     if(rising_edge(Clock)) then
     
        if(Enable = '1') then
         RAM_output <= RAM(RAM_Address_int);
         
        end if;  
     end if;

    end Process;
   
end Behavioral;

```