Генерация тактового сигнала на выводе FPGA

Я пытаюсь подключить FPGA к устройству DAC. ЦАП имеет интерфейс JESD204B, поэтому часы данных встроены в канал последовательных данных (используется кодировка 8B/10B).

ЦАП по-прежнему нуждается в тактовом входе CLK (LVDS) для управления тактовой частотой дискретизации ЦАП. На самом деле это может быть более низкая тактовая частота, поскольку ЦАП имеет внутренний множитель тактовой частоты. Я думаю, что самая низкая тактовая частота, которую я должен достичь, будет около 65 МГц. Очевидно, что FPGA нуждается в одних и тех же основных тактовых частотах для генерации выборок с одинаковой/правильной частотой.

Я пытаюсь решить, могу ли я просто использовать вывод FPGA для генерации этих часов с частотой 65 МГц. Обычно я не уверен, хорошая это идея или нет (будет ли джиттер особенно плохим?). Кроме того, я не уверен, что это лучший способ добиться этого. Имеют ли ПЛИС внутренние конструкции, специфичные для генерации тактовых импульсов на выходных контактах, буду ли я использовать простой выходной блок DDR или лучше использовать SERDES или GTX?

Я предполагаю, что альтернативой является использование внешнего чипа синтеза часов. Можно сгенерировать два выходных тактовых импульса, один из которых отправляется в ПЛИС для создания образцов ЦАП, а другой — в ЦАП для потребления образцов. Я не думаю, что соотношение фаз между ними имеет решающее значение.

Я знаю, что вы не должны отправлять часы в FPGA только через вывод, подключенный к сети распределения часов, а не через любой старый вывод. Хотя я не уверен в том, что какой-нибудь старый пин будет выводить часы...
Не используйте вывод FPGA в качестве тактового выхода для высокочастотного ЦАП. Это не будет низкий джиттер.
@ Бен, есть ли доказательства, подтверждающие это утверждение?

Ответы (1)

Так или иначе, вашей ПЛИС для работы потребуются какие-то эталонные часы. На производительность ЦАП, конечно же, будет влиять качество его собственных часов.

Если вы используете хороший опорный сигнал с низким джиттером, FPGA может выдавать очень хорошие часы, используя свой внутренний блок синтезатора PLL (проверьте это с вашей конкретной FPGA).

Однако, если тщательно контролируемый спектр тактового сигнала имеет первостепенное значение (а это может быть для некоторых радиочастотных приложений), вы можете использовать внешний синтезатор тактового сигнала, который имеет спектральный профиль, необходимый вашему ЦАП для достижения его производительности. Выберите синтезатор с двумя выходами: один для ПЛИС и один для ЦАП. TI делает хорошие.

если часы выводятся FPGA, это не будет низким джиттером
Ваш последний абзац, однако, является хорошим решением,
Это зависит от ПЛИС. Но да, для работы с радиочастотами тактовый сигнал должен исходить от синтезатора или может быть очищен с помощью PLL «устранителя джиттера». TI их тоже делает.
Как мы можем узнать, какой джиттер будет существовать на выходе тактового сигнала FPGA и является ли это проблемой?
Генерация тактового сигнала на выводе FPGA
СпросиСетьПолитика конфиденциальности1y, 0v