Как можно спроектировать схему делителя частоты?

Я пытался разработать схему умножителя частоты, которая может переводить частоты из диапазона МГц в диапазон нескольких ГГц с помощью PLL. Но я не могу понять, как создать блок делителя частоты, так как значение n, на которое его нужно разделить, составляет 100 раз.

Простое деление на 2 частоты можно выполнить с помощью триггеров, но я думаю, что их каскадирование порядка 10 не может быть решением этой проблемы.

Поискав еще несколько мест в Интернете, я обнаружил, что там были эти программируемые блоки-разделители, но я не могу понять, как они работают или как их спроектировать.

Так являются ли программируемые разделительные блоки единственным вариантом (если да, то как вы их проектируете?) или есть какое-либо другое альтернативное решение?

Как вы думаете, почему вам нужно использовать сотни FF? Коэффициент деления экспоненциальный. С 10 FF вы делите на 2 10 "=" 1024 .?
Кроме того, существуют микросхемы, содержащие строку FF, организованную в виде счетчиков, например, старые CD4060 и CD4040, которые могут обеспечить ~14 стадий деления в одном корпусе. Конечно, не то чтобы эти два конкретных чипа могли работать на частоте 1 ГГц, но вы поняли, что я имел в виду.
Да, я исправил, это была опечатка, моя плохая
Деление частоты на целое число — это всего лишь счетчик. Деление на 2 выполняется путем подсчета до 1 с использованием одного триггера. Кроме того, в каком контексте вы это разрабатываете - FPGA? Дискретные компоненты?
Нет, проектирование выполняется с использованием вентилей CMOS, а не FPGA.

Ответы (2)

Предполагая, что максимальная частота ~ 4 ГГц, вы можете каскадировать три из этих микросхем делителя x4 ECL (SY10100EP33V) с общим коэффициентом деления 4x4x4 = 64. Они не программируемые, поэтому просты в использовании, как триггеры. Достаточно, чтобы довести частоту до более управляемых ~63 МГц.

Дальнейшее деление может быть достигнуто с помощью простого двоичного счетчика общего семейства логики, такого как 74HC4060 , который может безопасно работать до ~ 80 МГц при питании от 5 В. Он имеет внутренний 14-ступенчатый счетчик, поэтому он может делить на максимальный коэффициент 2 ^ 14 = ~ 16 000, что достаточно для выполнения деления на любую более низкую частоту, которую вы хотите.

Конечно, вам, возможно, придется разработать надлежащую схему интерфейса между этими микросхемами ECL и счетчиком HC: логические уровни могут быть несовместимы при прямом подключении, внимательно изучите таблицы данных. В любом случае счетчик «4060» является довольно распространенной частью и в других семействах CMOS (AC, LV и т. д.), поэтому вы можете найти аналогичные детали (например: 74LVC4060, 74AC4060 и т. д.) и посмотреть, подходят ли их логические уровни лучше. для прямого подключения к выходам ECL.

Часть PLL, которая делит частоту GHz от вашего VCO до более управляемой частоты (менее 100 МГц или около того), называется предварительным делителем.

Для частоты ГГц вам нужна специальная логика, которая достаточно быстра, обычно это ECL (логика, связанная с эмиттером) или CML (логика текущего режима). На самом деле архитектура ECL и CML одинакова, ECL - это вариант CML, и если вы реализуете его в CMOS, то эмиттеров нет, поэтому он называется CML.

Хотя с помощью CML можно построить делитель частоты, например, с коэффициентом 500, это почти никогда не делается, поскольку это очень неэффективно по мощности. Итак, что обычно делается, так это то, что только часть делителя находится в CML, а остальная часть будет стандартной (CMOS) логикой.

Обычно эти делители частоты имеют программируемый коэффициент деления, так что различные частоты могут быть созданы в диапазоне ГГц, в то время как эталонный такт PLL является фиксированным.

Здесь не место вдаваться в подробности по этой обширной теме. К счастью, о радиочастотных PLL и синтезаторах написано множество отличных книг. Один из них, который я бы порекомендовал, - это «Архитектуры для синтезаторов радиочастотных частот» Цицерона Ваучера.

Как можно спроектировать схему делителя частоты?
СпросиСетьПолитика конфиденциальности1y, 0v