Поиск инструментов с открытым исходным кодом для моделирования проектов, содержащих реконфигурируемую логику.

Я создал отличный реконфигурируемый логический массив с помощью Chisel и обнаружил, что у меня нет средств для тестирования полученного Verilog. Я вижу, что сгенерированный Verilog, вероятно, правильный, сравнивая вывод Verilog с Verilog из версии исходного кода Chisel, где соединения, которые могли вызвать комбинационную обратную связь, были устранены.

Кто-нибудь знает какие-либо инструменты с открытым исходным кодом, которые могут подойти для моделирования этой схемы?

Ответы (1)

У вас есть несколько вариантов:

  • Если вас больше всего беспокоит скорость и вам не важны функции тестового стенда, взгляните на Verilator , который поддерживает только синтезируемое подмножество Verilog (вплоть до «более важных функций Verilog 2005»).
  • Если вам нужно еще несколько функций тестового стенда, попробуйте GPL Cver , но имейте в виду, что она поддерживает только Verilog 1995 (с некоторыми функциями Verilog-2001).
  • Если вам нужна более качественная поддержка Verilog, я бы предложил Icarus Verilog , целью которого является полная поддержка стандарта Verilog-2005.

Моим личным выбором был бы Icarus Verilog, так как я предпочитаю использовать более богатое подмножество Verilog HDL, но если вы в основном ищете взаимодействие сгенерированного Verilog с существующим C/C++, Verilator может быть вашим вариантом.

Также мне не удалось найти никакой информации о подмножестве Verilog, сгенерированном Chisel, так что это может еще больше ограничить ваши возможности.

Эти ребята используют инструменты Synoptics для обработки своего Verilog, поэтому я ожидаю, что их Verilog соответствует функциям и ограничениям этого набора инструментов.
Синопсис, значит.
Поиск инструментов с открытым исходным кодом для моделирования проектов, содержащих реконфигурируемую логику.
СпросиСетьПолитика конфиденциальности1y, 0v