Понимание «волшебства» часов PCIE и FPGA

Многое из того, что происходит в PCI Express, находится «под капотом» в ядре конечной точки PCI Express; это включает в себя подключение партнера по ссылке (с использованием LTSSM ), получение и передачу TLP и DLLP и все остальное, что требуется для фактического перемещения данных по ссылке.

Эта картинка может быть вам полезна ( источник )

Действительно высокая скорость передачи данных (до 8 Гбит/с для поколения 3) обрабатывается SERDES, а на внутренней стороне скорость передачи данных намного ниже в расчете на бит (данные теперь параллельны).

В вашем случае логическое ядро ​​FPGA (которое использует все, что транспортируется) не имеет накладных расходов на обработку канала передачи данных; весь TLP передается из/в логическое ядро ​​из реализации конечной точки PCI Express.

Таким образом, сам процессор имеет небольшие накладные расходы при использовании PCI Express.

В PCI Express (как и в Infiniband) могут использоваться независимые локальные часы (что является смыслом существования упорядоченного набора SKIP [расширенное описание]), поскольку канал является синхронным с источником (т. е. часы встроены в данные по проводу). ).

Большинство процессоров и контроллеров среднего класса интегрируют интерфейс PCI Express, даже если они не способны заполнить канал (250 МБ/с для поколения 1, 500 МБ/с для поколения 2) просто потому, что этот интерфейс распространен повсеместно. Однако PCI Express требует тактовой частоты 100 МГц, поэтому вы вряд ли найдете одну из них на очень медленном устройстве.

Игровые машины могут иметь 16-канальную линию связи Gen 3 с пропускной способностью 15,754 Гбайт/с (пиковая), для которой, вероятно, потребуется довольно мощное устройство на обоих концах линии просто из-за скорости передачи данных.

Поскольку конечная точка PCI Express на самом деле выполняет всю рутинную работу по созданию DLLP и TLP, требования к обработке на интерфейсе с блоком PCIe ограничены, поскольку большинство операций PCI Express (как и в случае с PCI) представляют собой транзакции с памятью; это выглядит так же, как память для чтения или записи.

Это невероятно широкая тема, поэтому я начну с части физического уровня в приемнике (очень упрощенно).

Здесь выполняются действительно высокоскоростные операции; этот блок получает необработанные данные по проводу в то, что на самом деле является сдвиговым регистром, хотя конкретная реализация может быть довольно умной с такими вещами, как многофазные часы , но основным принципом является сдвиговый регистр.

Схема восстановления тактового сигнала делает именно это; восстанавливает часы передатчика из полученных данных. Выше я упомянул тот факт, что это исходная синхронная ссылка.

Xilinx реализует высокоскоростной регистр (и значительную логику управления) с помощью своих приемопередатчиков GTX , которые используются при реализации жестких конечных точек PCI Express, доступных во многих их устройствах.

Эластичный буфер используется, когда область исходного тактового сигнала и целевая область тактового сигнала не генерируются одним и тем же задающим генератором. Поскольку нет двух абсолютно одинаковых генераторов, это необходимый элемент в экспресс-канале PCI с отдельными тактовыми генераторами на передатчике и приемнике.

Если передатчик отправляет данные немного быстрее, чем может обработать приемник, без какого-либо контроля мы получим переполнение буфера ; чтобы справиться с этим, ссылка отправляет упорядоченный набор SKIP; этот набор данных буквально выбрасывается — он никогда не попадает в FIFO полезной нагрузки получателя.

Если у вас сложилось впечатление, что это очень широкая тема (так и должно быть), поищите обзоры архитектуры и задайте конкретные вопросы по каждой части архитектуры; Я не могу отдать должное всему предмету в одном ответе.