Путаница с тактовой частотой в ПЛИС / Verilog

Прежде всего, отбросьте эту концепцию «инструкций». В Verilog их нет. Ничего не выполняется. Verilog, VHDL, SystemVerilog и т. д. называются языками описания оборудования. Они не выполняются. Они не интерпретируются. Они определяют аппаратные компоненты (логические вентили, триггеры, регистры и т. д.) и их взаимосвязи. (Я полагаю, не совсем точно; но единственный verilog, который вы можете поместить на FPGA — синтезируемый verilog — не будет выполняться или интерпретироваться. Тестовые стенды — это другое животное.)

Часы используются для управления триггерами и регистрами. Данные можно перемещать в триггеры и регистры по краям часов. Таким образом, внутри блока always @(posedge clk) все операторы будут «выполняться» одновременно, а результаты будут зафиксированы в регистрах на фронте тактового сигнала в соответствии с правилами интерпретации операторов HDL. Однако будьте очень осторожны при использовании = и <=. Смысл этих двух операций присваивания сильно отличается внутри блока always. Основная идея заключается в том, что все операции = обрабатываются первыми в порядке их появления. Это происходит на скорости распространения ворот. Затем все <= обрабатываются одновременно, сохраняя аргумент в регистр. Единственное, на что в данном случае влияют часы, это именно время обновления регистров.

Более быстрые часы могут быть сгенерированы с помощью устройства, называемого фазированной синхронизацией (PLL). PLL нельзя синтезировать в Verilog, но, как правило, существует способ создать экземпляр выделенного компонента PLL на используемой вами FPGA. На самом деле, я беру свои слова назад, вы, конечно, можете сделать цифровую PLL в Verilog, но вы можете использовать ее только для генерации сигналов ниже тактовой частоты. PLL содержит генератор, управляемый напряжением, один или несколько делителей частоты, фазовый компаратор и некоторые схемы управления. Выходной сигнал ГУН делится вниз и по фазе сравнивается с входной частотой. Управляющее напряжение VCO регулируется до тех пор, пока разделенный выходной сигнал VCO точно не совпадет с частотой и фазой опорного сигнала. Если вы установите делитель на 5 и используете 50 МГц в качестве опорной частоты, PLL будет генерировать сигнал 250 МГц, который точно синхронизирован по фазе с эталоном 50 МГц. Для этого есть несколько причин. Использование PLL позволяет генерировать несколько тактовых импульсов, поэтому различная логика может работать с разной скоростью, например, для определенных периферийных интерфейсов или для медленной сложной комбинаторной логики. Это также может позволить устройству управлять собственной тактовой частотой для экономии энергии.

Блокирующие операторы внутри всегда блоков будут генерировать комбинаторную логику. Опять же, эта логика, как правило, всегда будет «выполняться» независимо от часов, потому что она определяет фактические логические элементы. Может быть полезно использовать несколько временных переменных, но необходимо следить за тем, чтобы не было слишком много дополнительной логики, которая не удовлетворяла бы требованиям по времени.

1. Оба варианта возможны и обычно называются асинхронной и синхронной логикой. Вы можете захотеть изучить это немного глубже, тем более, что вы можете, по крайней мере, описать различные синхронные схемы (например, запуск по уровню или фронту). Максимальная надежность часто достигается при срабатывании по фронту из-за условий гонки при срабатывании по уровню. Следовательно, FPGA десятки оптимизированы для bw.

2. Использование ПЛЛ. В большинстве проектов используется несколько часов, и ограничение зависит от того, какую схему вы синтезируете. Для надлежащих синхронных схем с запуском по фронту синтезатор может уже вычислить его за вас (а для всего остального вам, возможно, придется научиться вручную подавлять предупреждения или ошибки о его невозможности сделать это).

3. Смотрите этот вопрос .