Как определить размер КМОП-транзисторов

Я новичок в технологии CMOS, и я пытаюсь узнать о логических элементах CMOS. У меня проблема с размерами транзисторов. Насколько я понял, основная идея состоит в том, чтобы получить равные времена нарастания и спада. Но, например, как добиться такого на вентиле NOR? Если оба nMOS-транзистора включены, конденсатор будет разряжаться быстрее, чем если бы был открыт только один из nMOS-транзисторов. Я что-то не так понял?

Ответы (2)

Вот NOR, о котором, вероятно, идет речь:

введите описание изображения здесь

В состоянии, когда оба сигнала C и D имеют высокий уровень, оба нижних NMOS-транзистора включены и, таким образом, разряжают узел «Out» быстрее, чем мог бы один NMOS (в случае, когда только один из C или D имеет высокий уровень).

В основном вы не беспокоитесь об этом, потому что есть другие более важные эффекты. И для полного получения максимально быстрого эффекта оба C и D должны поступать синхронно в пределах времени нарастания (ps для продвинутых процессов).

Более серьезная проблема возникает в случае верхних транзисторов PMOS, которые примерно в 2,2 раза медленнее, чем NMOS, и, таким образом, являются ограничивающим фактором для максимальной скорости. Поскольку они соединены последовательно, для согласования с этими транзисторами ширина должна быть в 2 раза больше (последовательно), в 2,2 раза больше (проводимость) = ~ 4,5 раза больше для одного и того же Gm. Это значительно доминирует в используемой площади, а также в числах Fan-in. Этот веерный эффект также будет доминирующим эффектом.

Любые связанные числа синхронизации (задержки распространения) являются числами, которые должны быть выполнены или гарантированы. Если устройство переключается быстрее в определенных условиях, то это не беда и не предназначено для этого.

Или вы можете использовать другую структуру.

Знаете ли вы какие-нибудь хорошие книги о цифровом дизайне, логических вентилях и КМОП?
примечание, современные процессы имеют полностью выработанные каналы, а p/n дисков идентичны. 2,2x был правдой выше размеров микрона, но когда мы попытались масштабировать поведение, он стал меньше, потому что в n+ преобладают эффекты более высокого порядка. Вы увидите 1,8x на 130 нм, и отношение pn просто скользит оттуда, пока вы не достигнете полностью истощенных каналов. В моем последнем 14-нм пробеге SOI на самом деле pfets немного сильнее, чем nfets. Конечно, это зависит только от того, как фабрика настраивает повара.
@bdegnan коэффициент 2,2X возникает из-за различий в мобильности и является фиксированным. Различия Gm будут отслеживать это, если только это не предусмотрено специально или не возникнут другие эффекты. Я не согласен с вами по поводу изменения коэффициента Gm, но вы сами соглашаетесь, что 130 нм НЕ выше 1 мкм. Вы игнорируете тот факт, что DSM обрабатывает множество несоответствий, которые были преднамеренно устранены за счет использования боковой деформации. Я только что заметил, что сделал снимок без массовых подключений, поэтому я это изменю, мне интересно, для чего вы говорите о SOI ...
@SebiSebi Отмечу, что в будущем, когда вы будете задавать вопросы, вам действительно нужно быть более четкими. В этом случае схема была обязательной. то, что я его нарисовал, вероятно, спасло вас от закрытия. Существует множество различных способов создания логических вентилей, поэтому вы не можете предположить, что люди будут знать, о какой версии вы говорите.
@placeholder Ваше предположение основано на уровнях допинга для мобильности без условий более высокого порядка. Я указал 130 нм только потому, что это эмпирически. Потеря подвижности из-за ударной ионизации тем выше, чем больше n из-за среднего времени до столкновения. Вы также заметите, что я специально упомянул полностью истощенные каналы. Эмпирические правила 0-го порядка больше не применяются; это уже не 1990 год.

В таком случае вы должны рассмотреть наихудший случай, т. е. только один активный транзистор в цепи подтягивания, и, конечно же, вы должны учитывать последовательное соединение двух транзисторов PMOS в цепи подтягивания.

В проекте следует использовать инвертор в качестве эталона для наихудшего случая, чтобы у вас были равные задержки.

Конечно, для некоторых переходов гейт будет быстрее инвертора.

Как определить размер КМОП-транзисторов
СпросиСетьПолитика конфиденциальности1y, 0v