Почему входное напряжение транзисторов в схеме КМОП устанавливается равным Vdd при расчете эквивалентного сопротивления?

Question

Почему входное напряжение транзисторов в схеме КМОП устанавливается равным Vdd при расчете эквивалентного сопротивления?

edward_d

При выводе формулы эквивалентного сопротивления инвертора NMOS график, который используется при выводе, выглядит следующим образом:

р_{е д} "=" \frac{1}{- В_{д д} / 2} \int_{В_{д д}}^{В_{д д} / 2} \frac{В}{я_{Д с а т} (1 + λ В_{д д})} д Икс \approx \frac{3}{4} В_{д д} я_{д с а т} (1 - \frac{7}{9} λ В_{д д})

$R_{eq} = \frac{1}{-V_{dd}/2} \int_{V_{dd}}^{V_{dd}/2} \frac{V}{I_{Dsat}(1+\lambda V_{dd})} dx \approx \frac{3}{4}{V_{dd}}{I_{dsat}}(1-\frac{7}{9}\lambda V_{dd})$ При расчете эквивалентных сопротивлений транзисторов NMOS и PMOS в инверторе CMOS мне было приказано использовать эту формулу, а ток насыщения, который играет роль, принимать

я_{Д с а т} "=" \frac{Б}{2} (В_{г с} - В_{т})^{2} "=" \frac{Б}{2} (В_{д д} - В_{т})^{2}

$I_{Dsat}=\frac{B}{2}(V_{gs}-V_t)^2 = \frac{B}{2}(V_{dd}-V_t)^2$ где B — характеристика транзистора.

Почему Vdd берется в качестве напряжения затвор-исток обоих транзисторов для тока насыщения, если ни один из них не находится в состоянии насыщения в этой точке на графике V (выход) = V (V (вход)) инвертора CMOS и почему он используется в вывод в первую очередь? Как это связано с сопротивлением, которого мы хотим?

Редактировать: Сопротивление, которое я прошу, - это динамическое сопротивление транзистора, используемого при расчете временной задержки нарастающего и спадающего фронта графика. Уравнения временной задержки имеют вид:

т п_{ЧАС л} "=" 0,69 р_{е д н} С_{л}

$tp_{HL}=0.69R_{eqn}C_l$ где Cl — емкость инвертора, а tpHL — время перехода выходного напряжения от логической 1 до логического 0 (самое высокое и самое низкое напряжение). Эта «разрядка» транзистора осуществляется транзистором NMOS, поэтому Reqn — это его динамическое сопротивление. Аналогично с Reqp (tpLH). Приведенные выше формулы связаны с этим Reqn и Reqp, но я не понимаю, как он рассчитывается и почему он использует Vdd для обоих транзисторов при расчете тока насыщения, когда они не находятся в состоянии насыщения при этом напряжении, а NMOS является линейным и PMOS выключен.

Бимпельрекки

Включите схему, к которой это относится, да, я знаю схему инвертора, но я не знаю, как вы ее используете. Я не знаю, что вы подразумеваете под "эквивалентным сопротивлением". Возможно, вы имеете в виду небольшое сопротивление сигнала между VDD и землей, когда вход и выход инвертора закорочены. Мне также никогда не нравилось, что меня проинструктировали использовать эту формулу , которая заставляет меня думать, что учитель понятия не имеет / не может объяснить, как работает схема. Формулы бессмысленны, если вы не понимаете, что происходит. Если вы понимаете, что происходит, формулы становятся очевидными.

edward_d

@Bimpelrekkie Я попытался рассказать о том, что меня беспокоит, и добавил дополнительную информацию.

Ответы (1)

Почему входное напряжение транзисторов в схеме КМОП устанавливается равным Vdd при расчете эквивалентного сопротивления?

Включите схему, к которой это относится, да, я знаю схему инвертора, но я не знаю, как вы ее используете. Я не знаю, что вы подразумеваете под "эквивалентным сопротивлением". Возможно, вы имеете в виду небольшое сопротивление сигнала между VDD и землей, когда вход и выход инвертора закорочены. Мне также никогда не нравилось, что меня проинструктировали использовать эту формулу , которая заставляет меня думать, что учитель понятия не имеет / не может объяснить, как работает схема. Формулы бессмысленны, если вы не понимаете, что происходит. Если вы понимаете, что происходит, формулы становятся очевидными.
@Bimpelrekkie Я попытался рассказать о том, что меня беспокоит, и добавил дополнительную информацию.

Эллиот Алдерсон · Answer 1

Мы предполагаем, что вход логического элемента CMOS управляется другим логическим элементом CMOS, и что выход логического элемента CMOS находится либо в $V_{DD}$ для логической 1 или на землю для логического 0. Мы также (обычно) предполагаем, что истоки всех транзисторов NMOS подключены к земле, а истоки всех транзисторов PMOS подключены к $V_{DD}$ .

Еще одно упрощающее предположение состоит в том, что входы логического элемента, который вы хотите проанализировать, стабильны и $V_{DD}$ или земля. Если вход находится на $V_{DD}$ затем транзисторы PMOS отключаются, и нас интересует только то, что делают транзисторы NMOS. Поскольку источник NMOS находится на земле, мы используем

В_{г С Н} "=" В_{г} - В_{С} "=" В_{Д Д} - 0 "=" В_{Д Д}

$V_{GSN} = V_G - V_S = V_{DD} - 0 = V_{DD}$ Если вы предполагаете, что вход логического элемента находится на земле, то NMOS отключается и

V_{G S P} = - V_{D D}

$V_{GSP} = -V_{DD}$ .

Конечно, это очень упрощающие предположения. Динамическое поведение намного сложнее, и эффективное $R_{DS}$ изменяется по мере того, как выходное напряжение логического элемента (и, следовательно, транзистора) $V_{DS}$ ) изменения. Если вам действительно нужны хорошие ответы, смоделируйте в SPICE с точными входными временами нарастания/спада и паразитными емкостями. Для расчетов обратной стороны конверта вы можете приблизительно $R_{DS}$ примерно в два раза эффективнее $R_{DS}$ когда $V_{DS} = V_{DD}$ но это было бы очень грубо. $R_{MID}$ в вашем первом графике другое приближение с использованием $I_{DS}$ когда $V_{DS} = V_{DD}/2$ .

Нижний график, который вы предоставляете, иллюстрирует поведение постоянного тока и не очень актуален для переходного режима переключения.

Почему входное напряжение транзисторов в схеме КМОП устанавливается равным Vdd при расчете эквивалентного сопротивления?

edward_d

Бимпельрекки

edward_d

Ответы (1)

Эллиот Алдерсон

Почему CMOS нельзя просто сделать из полевых МОП-транзисторов n-типа с режимом улучшения и полевых МОП-транзисторов n-типа с режимом истощения?

КМОП-транзисторы для образовательных целей

Как определить размер КМОП-транзисторов

Почему конденсатор, подключенный к MOSFET, не заряжается от VDD?

Динамическая логика — размер транзистора

MOSFET включение

что происходит, когда транзисторы меняются местами в CMOS?

Количество транзисторов в реализации булевой алгебры NAND или NOR?

Почему мы всегда реализуем комплементарность логического выражения, когда разрабатываем КМОП-схему?

Что такое слабый транзистор?