Оценка энергопотребления ПЛИС

Я составил оценку энергопотребления для платы FPGA, которую разрабатываю, и вот цифры:

Voltage     Expected Current     Possible Supply?        Notable Peripherals
1.2V        1.578 A              2A     3A               ETH PHY
1.8V        0.754 A              1A     1.5A             DDR2 SDRAM
2.5V        1.124 A              1.5A   2A               ETH PHY
3.3V        0.903 A              1A     1.5A   2A        DVI 

Считаете ли вы эти цифры разумными в вашем опыте?

Я знаю, что энергопотребление FPGA сильно зависит от приложения прошивки, поэтому я использовал таблицу Excel Xilinx Spartan 6 для этого и таблицы данных для всего остального, однако плата разработчика Xilinx 601, на которой я основываю свой проект, имеет 8A (! ) рейтинги для всех основных рельсов (1.2,1.8,2.5,3.3), что кажется мне довольно чрезмерным (и заставляет меня сильно беспокоиться о том, что мои расчеты неверны). Действительно ли текущее использование FPGA становится таким высоким?

Единственная дополнительная вещь, которую он использует, которой я не использую, - это разъем SERDES + SFP, который, вероятно, потребляет немного тока (я не могу представить больше, чем усилитель?)

Кроме того, я думаю, было бы благоразумно дать себе немного запаса мощности по блоку питания. Я не уверен на 100% в своих цифрах, поэтому в некоторых местах я почти удваиваюсь, все же намного меньше 8А!

Также рекомендации по чипам? Есть ли что-то, что я должен искать в микросхеме регулятора специально для использования FPGA (низкий уровень шума и т. Д.?)

Дайте больше оперативной памяти DDR2... Например, я знаю проект, когда память шины DDR3 80bit потребляла до 10А во время пакета чтения.
@Сократ: уоу. Я получил 440 мА для своего устройства (MT47H64M16-25E: download.micron.com/pdf/datasheets/dram/ddr2/1GbDDR2.pdf ) на странице 29 для моего времени цикла (-25E/2,5 нс). Есть ли что-то еще, что мне нужно принять во внимание (16-битная шина, только 1 чип DDR2 SDRAM)?
Учтите согласующие токи, подтягивающие и понижающие напряжения, а также добавьте некоторое безопасное пространство по току, потому что огромный всплеск тока снизит напряжение и потребует еще большего тока.
Сколько DDR2 (разрядность, количество чипов)? Как вы терминируете линии данных?
@martinthompson: 1 чип, 16-битная шина, я думаю, что мой случай находится на грани того, чтобы обойтись без параллельного завершения, но, вероятно, будет безопасным и параллельным завершением адресных линий с изолированным vtt в любом случае. Я просто не уверен, сколько тока будет потреблять это окончание. Я знаю, что это может быть большим. работает на частоте 312,5 МГц (скорость передачи данных 625 МГц)
1 чип, 16-битная шина... с помощью некоторой симуляции, я думаю, вы могли бы показать, что можете уйти без прерывания...

Ответы (1)

В одном из моих недавних проектов я работал над FPGA/ASIC с SERDES 10 ГГц. Наша плата состояла из 10 блоков питания с различными требованиями к напряжению и току. Было бы хорошей оценкой сохранить текущие требования в два раза больше, чем требуется, если только место на доске не является ограничением.

Больше внимания следует уделять пульсациям, чем любому другому фактору в электроснабжении. Шум играет большую роль в источниках питания FPGA. Убедитесь, что вы поместили достаточно слоев земли, чтобы свести к минимуму шум. Я видел платы FPGA, которые не работали из-за шума.

Для нечувствительных к помехам шин можно использовать модули питания LTC DC-DC . Они обеспечивают большой ток в небольшом корпусе.

Для шин, чувствительных к шуму, таких как SERDES IO, следует использовать LDO с низкой пульсацией вместе с подходящим модулем DC-DC в задней части. Проверьте техническое описание вашего ПЛИС на предмет допустимой пульсации на разных рельсах.