Проблема долговременного джиттера часов LPDDR2

У меня проблема с измерением кумулятивной ошибки тактового периода LPDDR2 tERR (11-50per), но более короткое измерение длины в порядке с некоторым запасом. Я ищу некоторые причины или советы, чтобы понять или исправить эту проблему.

Вот резюме квалификационного теста:

Итоги квалификационного теста

Я сделал дополнительное измерение TIE (ошибка временного интервала, которая представляет собой кумулятивную ошибку джиттера) для этого тактового сигнала LPDDR2 333,33 МГц в течение длительного периода времени (10 мкс):

введите описание изображения здесь

Что я понимаю из временного тренда TIE, так это то, что на коротких интервалах джиттер может быть в порядке, но на более длительном периоде он может дать сбой, поскольку у нас есть некоторые быстрые изменения.

Вот расположение этих дифференциальных часов (100 мкм/200 мкм/100 мкм, длина 33 мм):

Макет

Тактовый выход контроллера памяти FPGA находится слева, а LPDDR2 — справа. Посередине часы находятся под микросхемой флэш-памяти, которая используется только при запуске, но все еще находится под напряжением.

Мои предположения:

  • Флэш-память изменяет импеданс и ухудшает качество сигнала из-за некоторых перекрестных помех от излучаемой мощности.
  • Два переходных отверстия слева, которые делают пару недифференциальной, также ухудшают качество сигнала, вызывая некоторое долговременное дрожание.
  • Дрожание из-за контроллера памяти

Если у вас есть какая-то подсказка, чтобы понять этот вопрос, это было бы очень полезно.

Редактировать 1:

Крупный снимок тактового сигнала на чипе LPDDR2. Это PoP-пакет.

введите описание изображения здесь

Редактировать 2: захват часов

введите описание изображения здесь

Редактировать 3:

Вероятная причина, по которой со временем наблюдаются большие падения джиттера. Может быть связано с программным обеспечением, выполняющим тесты оперативной памяти.

введите описание изображения здесь

Ответы (2)

Есть ли возможность изменить конструкцию FPGA так, чтобы часы для памяти выходили на контактные площадки на периферии поля выводов BGA? Если это так, вы открываете возможность получить гораздо лучшую дифференциальную маршрутизацию часов на конце FPGA.

Вы также должны переоценить пару переходных отверстий, показанных в вашем макете в конце памяти пары diff. Размещение переходных отверстий и/или маршрутизация здесь не сбалансированы.

Наконец, вы должны внимательно посмотреть на то, над чем и рядом с чем маршрутизируются трассировки различий. Похоже, у вас может быть рядом медная заливка, которая может иметь краевое соединение с одним из проводников разностной пары. В идеале эти часы и все другие сигналы управления памятью в виде набора должны направляться непосредственно через плоскость GND без пересечения плоскостей или параллельных ребер плоскости поблизости.

Контроллер памяти — это жесткий контроллер памяти с фиксированными контактами, поэтому невозможно изменить выходные контакты тактового сигнала. Я рассматриваю возможность удаления двух переходных отверстий слева для улучшения дифференциальной передачи сигналов. Я мог бы немного увеличить длину правой стороны пары, чтобы получить более близкое соответствие длины, но я в пределах спецификации. Ближайшая медная заливка - это GND, но да, это может быть причиной, поскольку изоляция всего 150 мкм, у меня будет новая схема, поэтому я увеличу GND для изоляции разностных пар. Наконец, это уровень TOP, а уровень 2 — GND, поэтому не соблюдаются правила раскладки высокоскоростной сигнализации.
@zeqL - Вы боретесь с проблемой, поэтому вы должны стремиться сделать все как можно лучше. Сказать, что «я в пределах спецификации», может быть недостаточно. Переходы справа должны располагаться как можно ближе друг к другу.
То, что я имел в виду под «в рамках спецификаций», касалось длины трассировки часов. Разница CKp / CKn составляет 500 мкм, что означает перекос около 3-4 пс. Вся моя автоматическая квалификация LPDDR2 в порядке, но это tERR (11-50ps), поэтому мне интересно, что может вызвать долгосрочный джиттер. Форма GND, близкая к diff, кажется хорошим кандидатом. Кроме того, это очень трудоемкий проект, так как у нас не так много места для маршрутизации. Я отредактировал свой вопрос с дополнительным скриншотом макета. Вы увидите, что я могу сделать только небольшое улучшение, и это будет сделано, если я смогу (правила изоляции).
@zeqL - В моей книге сопоставление через симметрию на трассировках различий очень важно. Переходные отверстия представляют собой точку перегиба импеданса, и дисбаланс будет демонстрировать различное поведение в двух дорожках.
Я знаю, и в моей книге это тоже важно (книга Эрика Богатина — моя прикроватная книжка), но теория и то, что вы можете сделать на практике, — это не одно и то же. Я посмотрю, смогу ли я сделать левую сторону симметричной, но мне нужно следовать правилам DFM. Я добавил захват тактового сигнала, сделанный на переходах LPDDR2 (несимметричных)
Я попытался сделать что-то симметричное, но, к сожалению, это заставляет меня удалить переходное отверстие 1V2 под сигналом CK и использовать дорожку 80 мкм от верхнего переходного отверстия для подачи 1V2 к шарику упаковки. И у меня нет времени перенаправлять часы и адресовать группу LPDDR2. Тем не менее, я позабочусь о том, чтобы переместить правый проход, чтобы он был более симметричным (такая же длина на нижней стороне).

Получите пробник FET, даже дифференциальный пробник FET, и изучите СПЕКТР часов LVDS на анализаторе спектра. Я вижу некоторые ритмы на тактовой волне, где нежелательная энергия сдвинула среднюю точку нарастающих фронтов раньше или позже.

Долгосрочный джиттер возникает из-за случайного поступления энергии агрессора. Ищите битноты. Что-то вызывает фазовую модуляцию. Но вы это уже знаете.

Я не думал об анализаторе спектра. Я сделал некоторые захваты, но ничего очевидного (я использовал дифференциальный пробник с программным обеспечением анализатора спектра осциллографа). Но я зафиксировал длительный период тактового сигнала и думаю, что проблема может быть также связана с программным обеспечением, мне нужно провести тест, чтобы подтвердить это. Я добавил захват в основной пост (редактирование 3), и вы можете видеть, что напряжение высокого уровня в течение некоторого времени составляет около 150 мВ, поэтому это может объяснить большие падения тренда времени джиттера.
Проблема долговременного джиттера часов LPDDR2
СпросиСетьПолитика конфиденциальности1y, 0v