Возвратный путь высокоскоростного сигнала в стеке с несколькими плоскостями заземления

Рассмотрим следующий 6-слойный стек для платы смешанных сигналов.

 1: Top --- analog signals, components ---------------
    ================================================== (0.20 mm)
 2: GND --- return path for analog signals -----------
    ================================================== (0.36 mm)
 3: Pwr --- supply 1, supply 2, supply 3 -------------
    ================================================== (0.28 mm)
 4: Sig --- high-speed digital signals ---------------
    ================================================== (0.36 mm)
 5: GND --- return path for high-speed signals ??? ---
    ================================================== (0.20 mm)
 6: Bot --- control signals --------------------------

Слои 2 и 5 представляют собой сплошные заземляющие пластины без расщеплений меди. Уровень 3, плоскость питания разделена на несколько областей (AVDD, DVDD, VCLK).

Чего я пытаюсь добиться, так это сохранить уровень 2 GND «чистым».

Я предполагаю, что высокоскоростной обратный ток должен протекать через слой 5. Поскольку эта плоскость находится непосредственно под дорожкой высокоскоростного сигнала, она должна обеспечивать обратный путь с самым низким импедансом. Я прав? Имеет ли вообще смысл этот стек?

Какова толщина диэлектрических слоев между слоями меди?
Почему у вас есть высокоскоростные цифровые сигналы, работающие по аналоговой схеме?
@ThreePhaseEel Моя наивная мотивация заключается в следующем: 1) Высокоскоростные цифровые сигналы проходят на внутреннем уровне для повышения устойчивости и уменьшения излучения. 2) Высокоскоростные цифровые сигналы экранированы от аналоговых сигналов заземлением.
Я имею в виду, почему ваши высокоскоростные цифровые компоненты не ограничены одной областью платы, где их сигналы никогда не смешиваются с аналоговыми сигналами?
@ThreePhaseEel Цифровой и аналоговый сигнал горизонтально разделены на плате, за исключением аналогового VREG. Аналоговое питание (AVDD и AVDD-возврат через GND) пересекает цифровую область. Избежать его невозможно.
Я дал довольно исчерпывающий ответ на такие вещи: electronics.stackexchange.com/questions/185306/… Если аналоговое и цифровое взаимодействуют, вам нужно использовать такую ​​​​технику (на EE, вероятно, есть десятки отличных ответов. ЮВ)
@ThePhoton Считаете ли вы 0,36 мм между слоями 4 и 5 слишком толстыми?
Возможная проблема заключается в том, что расстояние до слоя 3 меньше, поэтому ток «предпочтет» вернуться на слой 3, а не на слой 5. Если на этом слое есть зазор (потому что это плоскость разделения) рядом с дорожками на слое 4, это повлияет на SI, а также создаст EMI.

Ответы (1)

В этой схеме обратный ток высокоскоростных цифровых сигналов в слое 4 будет почти поровну распределен между слоями 3 и 5. Это нормально до тех пор, пока слой 3 не будет иметь разрывов (изолирующих промежутков) ни на одной из цифровых линий. Тщательная маршрутизация может помочь в достижении этой цели. Тогда ваши плоскости 1 и 2 останутся «чистыми» от цифровых сигналов.

Если вы не можете избежать пробелов в слое 3 поперек цифровых линий, вы должны поместить их в нижний слой.

На этот вопрос есть исчерпывающий ответ: electronics.stackexchange.com/questions/14262/…
"между слоями 3 и 5" ? Вы имеете в виду " 2 и 5". Уровень 3 представляет собой плоскость с разделенным питанием.
Нет никакой ошибки. Обратный ток поровну делится между двумя соседними слоями. Это: 3 и 5.
Но 3 — это плоскость питания, разве обратный ток не должен протекать только через заземляющие плоскости?
Между слоями заземления и слоями питания нет разницы, особенно для высокочастотных обратных токов переменного тока. Вы называете плоскости «GND» или «Power», но переменный ток видит только медь, по которой он может течь. Оно не знает имён.
@ Мастер, что еще хуже, толщина диэлектрика меньше на стороне слоя 3, поэтому на этом слое будет протекать больший ток, если все остальные факторы равны.